ISE xc95*xl нонейм макетка порты

[VVVa]

Купил макетку на алике и не могу разобраться (нет ни схемы макетки, да и с документацией на плиску не очень), буду рад любой помощи

Плиска прошивается и стирается но с назначением портов какаято проблема , даже PlanAhead не работает.
Посмотрите скрин - может что подскажите...
Спасибо

Вложения

New Bitmap Image.jpg

(215.82 KiB) Скачиваний: 39

[VVVa]

Не знаете наименование выводов на этой макетке совпадает с ISE?

Вложения

New Bitmap Image.jpg

(156.95 KiB) Скачиваний: 21

[asvhmao]

https://radiokot.ru/start/mcu_fpga/xilinx/01/

https://radiokot.ru/start/mcu_fpga/xilinx/02/

http://www.fpga-cpld.ru/sapr3.html

И камень не хс95*xl, а xc9572xl 10vqg44 если правильно по фотографии понял.

Ещё почитайте про часики статью из двух сообщений.

viewtopic.php?p=2713311#p2713311

[VVVa]

Макетка оказалась рабочей, но выводы подписаны неправильно ...
К томуже ISE не позволяет на все выводы выводить ...
Может ктонибудь какуюто хитрость подскажет по поводу назначения IO?

[uldemir]

К томуже ISE не позволяет на все выводы выводить ...

????

Как это? ISE не может не позволить. Конечно, вы не можете сигналы назначить на выводы JTAG и питания. Но в остальном, практически ограничений нет.
Проблема другая. Из-за нерационального назначения выводов схема не сможет быть синтезирована, если какой сигнал должен метаться между макроблоками или сигнал тактирования заведен не на выделенные для этого выводы и ресурсов для этих перестановок просто не хватает.

Но лучше бы вы писали конкретнее о проблеме, а не "ничего не работает". Потому что на это будет один ответ "А у нас всё работает".

[VVVa]

Из-за нерационального назначения выводов схема не сможет быть синтезирована, если какой сигнал должен метаться между макроблоками

Вот именно в этом и проблема !!!
Не подскажите как её обходить поудобнее
Этот глюк нверное както связан с Function Bloсk

Добавлено after 2 minutes 25 seconds:
Хотел вывести на светодиоды на макетке но не получилось так назначить
А вот в демонстрационной прошивке както смогли

[uldemir]

Что значит "по-удобнее"? Тут, как и везде, поиск комромиссов. Чтобы рационально разместить выводы надо представлять как эта схема будет укладываться в макроячейки. А для этого надо очень подробно изучить внутреннюю структуру ПЛИС. А потом, надо изучать все репорты, чтобы разобраться что пошло "не так". Был у меня случай, что ради того, чтобы схема уместилась, приходилось упрощать некоторые выражения, теряя обработку какого-то маловероятного события, ради того чтобы уместить в кристалл. Так как я видел, что выражение имело больше пяти аргументов и в одну макроячейку не умещалось и требовало еще одну.

А из простых шаманских действий - поиграйтесь настройками оптимизации. Иногда переход от optimize speed к optimize density даёт поразительные результаты.

[Gudd-Head]

У меня тоже было, что ячеек ещё дофига, а вот межблочных связей не хватает.
Пришлось сокращать разрядности шин данных в ущерб универсальности, но чтобы выполнить требования ТЗ.

[VVVa]

Gudd-Head писал(а):

У меня тоже было, что ячеек ещё дофига, а вот межблочных связей не хватает.
Пришлось сокращать разрядности шин данных в ущерб универсальности, но чтобы выполнить требования ТЗ.

Вот это мать .... заногу ... просто слов не хватает ....
а сколько шин было? и какая плиска?
А есть нормальные плисы ?

[Gudd-Head]

5576ХС6Т, было 4 шины по 36 бит вроде

[asvhmao]

Хотел вывести на светодиоды на макетке но не получилось так назначить
А вот в демонстрационной прошивке както смогли

Это что ж за прошивка такая демонстрационная, где для моргания лампочками проект в 72 ячейки не лезет?
У меня целый частотный преобразователь (простенький), для АД, в этом камне умещался.
Если взять исходный проект, без изменений, что пишет в отчёте по ресурсам? Скрин прикрепи.