Программируемая логика - это не так уж и сложно. Разберемся вместе.
Сб окт 25, 2014 20:57:27
просто КОТ писал(а):но вот послушал советы мудрых сего форума, и хочу ещё попробовать STM8.
не надо, сразу на кортех м0 переходите
Плис - вещь хорошая, но требует переосмысления подхода к задаче
Сб окт 25, 2014 23:04:00
Вот такая строчка вроде работает, но теперь ошибка внутри самого ПЛЛ блока: Error (15053): PLL "pll_24:pl24|altpll:altpll_component|pll_24_altpll:auto_generated|pll1" COMPENSATE_CLOCK port CLK[0] must feed an output pin when OPERATION_MODE is set to ZERO_DELAY_BUFFER
- Код:
wire clock_24, clock_3, clock_48, loc_24; // если их определить как РЕГ, то будет конфликт портов output in inout.
pll_24 pl24(clock_80, clock_24, clock_3, clock_48, loc_24);
always @*
begin
if(loc_24)
begin
out_clock <= clock_24;
DAC_bclk <= clock_3;
DAC_lr <= clock_48;
end
end
Вс окт 26, 2014 16:39:53
PLL элементарно настраивается стандартным мастером. Особенность в том, что блоки PLL есть только в достаточно крупных кристаллах Cyclone, Stratix, Arria у Altera или Spartan,Virtex у Xilinx. Вводите в проект блок PLL полученный после работы мастера, и дальше переключайте тактовые обычным мультиплексором хоть в схематике, хоть на HDL.