Сб янв 29, 2022 11:25:24
PA1::set();
PA1::clear();
// Без оптимизации Instruction Scheduling
BKPT #0x0
LDR.N R1,??DataTable1_1
MOVS R0,#+2
STR R0,[R1, #+4]
STRH R0,[R1, #+6]
BKPT #0x0
// С оптимизацией Instruction Scheduling
BKPT #0x0
MOVS R0,#+2
LDR.N R1,??DataTable1_1
STR R0,[R1, #+4]
MOVS R2,#+2
STRH R2,[R1, #+6]
BKPT #0x0
Пн фев 14, 2022 18:37:15
Пн фев 28, 2022 18:06:09
Пн фев 28, 2022 18:19:11
Вт мар 01, 2022 22:01:55
DMA1_Channel4->CPAR = (uint32_t)&USART1->DR;
DMA1_Channel5->CPAR = (uint32_t)&USART1->DR;
Ср мар 02, 2022 21:10:58
DMA1_Channel4->CPAR = 0;
DMA1_Channel4->CPAR = (uint32_t)&USART1->DR;
DMA1_Channel4->CCR = DMA_CCR1_MINC | DMA_CCR1_DIR | DMA_CCR1_TCIE;
NVIC_SetPriority(DMA1_Channel4_IRQn, 0);
NVIC_EnableIRQ(DMA1_Channel4_IRQn);
DMA1_Channel5->CPAR = (uint32_t)&USART1->DR;
DMA1_Channel5->CCR = DMA_CCR1_MINC | DMA_CCR1_CIRC;