Темы
Проект на ПЛИС, анализатор и осциллограф
6 Вс сен 27, 2020 17:36:30
CY37064P100-125AXC с чем съесть???
7 Вс июл 19, 2020 05:11:38
0 Вс май 17, 2020 23:03:59
0 Пн апр 20, 2020 02:47:19
Сигнал выхода не определен (Undefined)
3 Ср апр 08, 2020 13:03:30
Мелкие вопросы по ПЛИС ( FPGA/CPLD ) и прошивки на них
122 Пн фев 24, 2020 17:04:00
Глючит самодельный адаптер для ChipProg-48
2 Вс фев 16, 2020 21:15:26
Увязать Spartan-3 в пятивольтовой двунаправленной шиной
5 Вс фев 09, 2020 14:27:45
3 Ср янв 08, 2020 05:54:02
Проблемы с прошивкой через iMPACT Xilinx под win7 x64
1 Чт янв 02, 2020 22:42:30
3 Сб ноя 09, 2019 15:34:43
1024 разрядный сумматор max plus2
0 Сб ноя 09, 2019 10:47:56
Ищу программу ProChip Designer 5 для Atmel ATF1504AS
1 Чт окт 03, 2019 20:08:53
3 Ср окт 02, 2019 22:11:04
Cyclone ep1c3t144c8n Прошивка/Чтение
1 Пт авг 09, 2019 20:04:21
2 Пт авг 09, 2019 12:16:40
Altera "In-system memory viewer", если ли аналог у Xilinx?
0 Пн июл 29, 2019 21:25:00
Time_limited.cof в Quartus Prime
0 Чт июл 11, 2019 07:54:33
Компактный multiplex для интерфеqсов SystemVerilog
0 Сб май 25, 2019 22:53:46
1 Вс апр 28, 2019 06:36:02
Помогите прошить ПЛИС XC3S1000-4FG456I
2 Вт фев 26, 2019 20:40:16
2 Ср фев 06, 2019 09:49:36
5 Ср янв 16, 2019 21:13:47
ATF750C сделать обратную связь в комбинаторной форме
1 Пн дек 17, 2018 09:51:31
1 Вт ноя 20, 2018 15:41:25
Verilog и реализация триггеров.
16 Вт ноя 06, 2018 22:09:16
Тактирование ПЛИС от микроконтроллера.
5 Вс ноя 04, 2018 18:12:01
18 Вс ноя 04, 2018 17:56:03
quartus/verilog как так? что бы это значило?
7 Чт окт 11, 2018 06:21:03
Как синхронизировать ПЗУ и модуль управления?
4 Ср окт 10, 2018 09:13:37
4 Пн окт 01, 2018 16:17:18
Б/у-шные CPLD Altera не видятся программатором
8 Вт июн 19, 2018 21:45:33
Altera Cyclone V (5CSEBA4U19I7N)
4 Пн май 07, 2018 05:49:21
Логика на ups.MC68HC908JL8CSPE
0 Пт апр 27, 2018 09:18:01
Клон USB Altera Byte Blaster на STM32F103
3 Чт мар 29, 2018 14:30:50
Энергонезависимая память для прошивки Cyclone IV
6 Сб мар 24, 2018 21:24:30
9 Чт мар 08, 2018 13:13:03
1 Пн фев 05, 2018 17:57:32
1 Пт фев 02, 2018 15:14:59
Verilog input wire/reg - есть ли разница?
3 Пт фев 02, 2018 08:02:35
4 Ср янв 31, 2018 12:51:50
7 Пт янв 26, 2018 16:13:24
Как использовать встроенный генератор
2 Чт дек 28, 2017 10:40:48
Как задать исходные состояния ЗУ в проекте
1 Ср дек 13, 2017 21:30:21
Может ли кто-нибудь подсказать по PALASM
1 Ср дек 13, 2017 17:31:33
Просадка амплитуды сигнала при подключении нагрузки
12 Вс дек 03, 2017 01:11:51
0 Чт ноя 30, 2017 14:54:08
Просветите насчёт программатора
5 Вт ноя 28, 2017 22:05:10
Параллельная запись и формирование строба
1 Пт ноя 24, 2017 09:57:10
Схема выдающая последовательно номер
4 Ср ноя 22, 2017 21:15:04